7nmプロセス前倒しへと加速するTSMCのプロセスロードマップ
■ファウンダリによって大きく異なる次世代プロセスロードマップ
半導体のプロセスロードマップが急加速している。
ハイエンドのスマートフォンのチップは、現在、16/14nmプロセスで製造されている。
これが来年(2017年)には10nmとなり、再来年(2018年)には7nmへと急激にステップアップする。
もしかすると、10nmはスキップされ、一気に7nmの時代がやってくるかも知れない。
GPUやゲーム機なら、現在の16/14nmプロセスから、1世代スキップして7nmへとジャンプする可能性がある。
トランジスタの密度で言えば、現在のチップから4倍の密度にまで一気に上がる。
現在は3.3B(33億)のトランジスタを搭載するiPhone 7のSoC(System on a Chip)が、2年後には12B(120)億のトランジスタを搭載かも知れない。
サーバーCPUクラスのトランジスタ数だ。
こうした急激なプロセス微細化が予想されるのは、ファウンダリ各社が今年(2016年)中盤以降に発表したロードマップからだ。
10月に開催されたARMの技術カンファレンス「ARM Techcon 2016」で、ファウンダリ各社はプロセスロードマップを公開した。
しかし、ファウンダリによって、今後の微細プロセス世代の位置付けと時期が大きく異なり、非常に入り組んだ状態になっている。
最大手のTSMCは現在立ち上げている10nmプロセスの1年後に7nmプロセスを立ち上げる。
通常は2年だった新プロセスの立ち上げが1年に短縮されたことにより、10nmの位置付けがあいまいになっている。
ファウンダリ大手のGLOBALFOUNDRIESも、14nmからダイレクトに7nmプロセスに移行する。
一方、ファウンダリのSamsungは、10nmが長期的なノードになり、最初の世代の7nmは短命になると、全く逆の説明をする。
なぜ、各社のロードマップにこんなに違いがあるのか。
それは、この時点になってもまだEUV(Extreme Ultraviolet)」露光技術の導入時期が見えないためだとARMは説明する。
本来なら10nmの頃までにはEUVが導入できていたはずが、未だに実現できていない。
そこで、7nmをどうするかが焦点となった。
7nmをEUVを使わずに多重露光技術で立ち上げるか、EUVを待って7nmが遅れるリスクを冒すか、それが今年前半までの焦点だった。
TSMCとGLOBALFOUNDRIESはEUVを使わずに、既存のArFエキシマレーザー光源による液浸多重パターニングで、7nmプロセスを立ち上げる。
Intelも、最初のバージョンの7nmプロセスではEUVを使わないことを示唆し始めている。
一方、Samsungは、7nmは既存光源版は作らず、EUVを待って立ち上げるとする。
このように、非EUV版の7nmをやるかやらないかが各社で異なり、それがロードマップの違いとなっている。
ちなみに、同じプロセスノードの数字でも、Intelはほかのファウンダリよりもフィーチャサイズが小さく、その分、EUVを使わないプロセスの難度は高い。
■順調に立ち上がりつつある10nmプロセス
TSMCは、ARM Techconで同社のプロセスロードマップや、10nmと7nmの現況について説明を行なった。
下のスライドの通り、TSMCは業界で最初に10nmを“生産”と唄っている。
ちなみに、Samsungは10月17日に、業界で最初に10nmの“量産”を開始したと発表している。
TSMCも、ARM Techcon時に「10nmプロセスでの顧客の設計は既にスタートしている。
来年の早い時期に顧客製品を出荷できるだろう」と説明している。
年内に10nmの量産を開始すると見られている。
両社の10nmのスケジュールは多少の時間差はあれ、ほぼ横並びだ。
ちなみに、下のスライド中のB社はSamsungを指しているとみられる。
A社の方はIntelかGLOBALFOUNDRIESか、判然としない。
上のスライドの左右の図は比較する対象が異なる。
左の図はSRAMセルサイズの比較、右の図はCPP(Contacted Poly Pitch)×Mx(Metal Pitch)、つまりゲートの間のポリのピッチと、最も狭いメタル(配線)のピッチで示している。
トランジスタの最も基本的なフィーチャサイズだ。
ただし、現在は、FinFETのフィンピッチも重要なサイズファクタとなっている。
横軸の時期は、リスク生産のスケジュールとなっている。
TSMCは、10nmノードに自信を持っており、ARM Techconでは、「70%以上の市場シェアを獲れると予想している」としていた。
TSMCの10nmは、同社の発表を見る限り、スケールダウンは順調に見える。
16FF+に対しては、10FFのダイスケーリングは0.52xとなっている。
つまり、同じ規模のチップなら、半分強のダイサイズとなる。
一方、性能と電力は15%のスピードアップまたは40%の電力削減となるという。
同じ消費電力なら、15%性能を高くできる。
同じ性能のチップなら、40%ほど電力を減らすことができる計算だ。
この概要でまず目に付くのは、10nmへの移行では、世代間での性能向上が小さくなっているように見えることだ。
旧来のプロセストレンドでは、1ノード世代で性能が40%程度向上することが期待されていたからだ。
これには理由がある。
まず、TSMCが10nmを、16nmの最初の世代である16FFとではなく、性能向上版の16FF+と比較していること。
TSMCは現在、新プロセスの導入に際して、「早期生産バージョン→性能向上バージョン→コスト&電力削減バージョン(16FF→16FF+→16FFC)」と大きく3波で提供している。
同じプロセスノードでも、段階的に性能を上げた中間プロセスがある。
そのため、中間プロセスとの比較では、性能向上が相対的に小さくなる。
加えて、10nm世代では、ファウンダリ各社は電力低減によりフォーカスしており、電力の低減幅の方が性能の向上幅より大きくなる傾向にある。
これは、ファウンダリとして10nmの“売り”をどこに持って来るかを考えた結果だとみられる。
SRAMセルサイズについては、TSMCは、ほぼ2年毎に0.54xのスケールダウンを行なっていると説明しており、2016年の10nmプロセスは、同社のスケーリングトレンドに沿っているという。
SRAMセルが0.999平方umだった90nmプロセス世代に対して、図中の28xのスケーリングとして計算すると、TSMCの10nmのSRAMセルのサイズは0.035平方um程度であることが分かる。
Samsungが1月のISSCC(IEEE International Solid-State Circuits Conference)で発表した10nm SRAMセルは0.04平方umなので、それより小さい可能性がある。
TMSCの16nmのSRAMセルは0.07平方umなので、50%台のスケーリングが続いていることになる。
ただし計算上は2年で54%のスケールダウンなら、12年で40xの縮小率でなければならないので、図の28xとはズレがある。
■ハイエンドスマートフォンやGPUが最初のターゲットとなる7nm
下はARM Techconで示されたTSMCのロジックプロセスロードマップだ。
TSMCは今年の第1四半期に10nmプロセスのリスクプロダクション(試験生産)を始めている。
本格的な量産は近いうちに始まると見られている。
TSMCロードマップでは、10nmのちょうど1年後に7nmが立ち上がる。
7nmのリスク生産は来年の第1四半期が予定されている。
本格的な量産は、おそらく2017年中となり、再来年には搭載機器が登場するだろう。
TSMCは、7nmプロセスについても、EDAツールベンダーやIPベンダーなどのエコシステムの準備が整いつつあると説明する。
TSMCは、7nmプロセスについては、最初のターゲットをモバイルとHPC(High Performance Computing)としている。
つまり、iPhoneのようなハイエンドモバイルと、NVIDIAやAMDのハイエンドGPUのようなHPC向けの製品がターゲットだ。
核となるスタンダードセルやSRAMコンパイラなどはすでにレディの状態にあり、各種インターフェイスIPについても、多くが、現在、プレシリコンでの設計が済んでいるか開発中の段階にある。
TSMCは、7nmのリスク生産が始まるまでには、主要なIPが揃うだろうと説明した。
また、7nmプロセスでは、モバイルではパッケージングにもフォーカスしており、InFO WLP(Integrated Fan-Out Wafer-Level Package)も早期に提供することを明らかにした。
7nmでは、カットメタル(Cut Metal)がサポートされ現在のプロセスで重要となっているMEOL(Middle-End of Line)も改良される。
HPC向けのGPUやCPUの設計では、性能を引き上げるテクノロジも各種導入される。
例えば、ビアの抵抗を下げ、エレクトロマイグレーション耐性を高め、性能を上げるビアピラー(Via Pillar)は、各ステージのツールでサポートされる。
■7nmの前倒しで10nmプロセスの位置付けがあいまいに
こうして見ると、TSMCについては、10nmの量産準備が整ったと思ったら、もう7nmが立ち上がるというペースだ。
通常は、新プロセスノードは2年置きに立ち上がる。
20nmから16nmへは1年だったが、これは、20nmと16nmで、配線レイヤの基本部分は流用したためだ。
通常は、2年が3年へと延びることがあっても、1年に早まることはない。
ところが、7nmについては、10nmの1年後と、異例に速い導入となっている。
TSMCは、今年の4月にAnnual Reportなどで、7nmプロセスを前倒しにすることを明らかにした。
TSMCはEUVを使わないことで、7nmプロセスを早期に立ち上げることを明確にしたことになり、それ以来大騒ぎとなっている。
TSMCの新ロードマップは、10nmが短期の中継ぎプロセスで、7nmが長期プロセスノードになると宣言したに等しい。
同様の動きはGLOBALFOUNDRIESにもある。
GLOBALFOUNDRIESは、10nmをロードマップから外してしまい、現在の14nmから7nmプロセスへとダイレクトに移行するプランとなっている。
TSMCとGLOBALFOUNDRIESの動きを見ると、10nmは短命かスキップされるプロセスとなり、本命は次の7nmとなるように見える。
この流れでは、一部のハイエンドチップを除けば、10nmプロセスは使われない可能性がある。
多くのチップは16nmプロセスから、10nmをスキップして7nmに移行することになるかも知れない。
例えば、PlayStation 4(PS4)はTSMCの16FF+プロセスに移り、一部のチップは今後16FFCプロセスに移行するとみられているが、10nmはスキップして7nmに移行する可能性もある。
こうしたイレギュラーなプロセスノードの移行は過去にもあった。
TSMCは2013年に20nmプロセスを立ち上げ、2014年半ばから本格量産を開始した。
しかし、20nmを使ったのはiPhone 6などの一部のスマートフォン向けモバイルSoC(System on a Chip)のみ。
ミッドレンジから下のスマートフォン向けのモバイルSoCやGPU/CPUなどは20nmへは移行せず、28nmプロセスに留まった。
16nmプロセスの量産立ち上がりとともに、そうした28nmチップは16nmへと移行しており、20nmがスキップされた格好となっている。
ライバルのSamsungも、20nmではごく一部のモバイルSoCを製造したのみとなっている。
現在のロードマップは、見かけ上は、この時に似ている。
■7nmプロセスのコストに影響される10nmプロセスの位置づけ
ただし、今回の10nmプロセスの場合は、20nmプロセス時との違いもある。
20nmはオプションのテクノロジーの面でも貧弱で、提供されたのはロジックとアナログのみ。
RFなどは提供されておらず、何よりも重要なIPがあまり揃わなかった。
ファウンダリやIPプロバイダも、最初から20nmには力を入れていなかった。
それと比べると、10nmは、オプションテクノロジはまだわからないが、IPラインナップの予定数については、下の図のように20nmよりずっと多い。
10nmが、20nmほど完全に中継ぎ扱いはされないことを示唆している。
上のIPポートフォリオの図中の色分けは一部間違えており、28nmが下の凡例では黄色になっているが、実際のチャートの中では紺色となっている。
そのため、同じく紺色の20nmと見分けがつきにくくなっている。
2016年を見ると、上からピンクのソフトIP、グリーンの7nm、水色の10nm、黄色の16nm、狭い紺色の20nm、広い紺色の28nmとなってる。
ポイントは、水色の10nm上のIPも揃いつつあって、IPがほとんどない20nmとは明らかに異なっていること。
こうしてIPラインナップを見ると、10nmと7nmはある程度併存する可能性もある。
そうだとすれば、それは7nmウェハのプロセッシングコストのためだろう。
7nmプロセスでは、パターニングプロセスが非常に複雑になり、マスク総数も増え、歩留まりの低下の危険もあるため、プロセスコストが上昇する。
そのコストの見積もりが不鮮明であるため、現在のねじれた状況となっている。
7nmプロセスでのEUV版と非EUV版のマスク枚数などは、EUVをけん引する露光装置最大手のASMLが、今年(2016年)10月のInvestor Dayで下のように説明している。
こうして見ると、ある程度トレンドが見えてくる。
7nmプロセスのウェハプロセスコスト低減が十分に行くなら、TSMCでは10nmが中継ぎとなり7nmへとある程度移行が進む。
低減が難しい場合は、10nmがボリュームゾーン、7nmがハイエンド製品と棲み分ける、こうした見通しかも知れない。
ちなみに、TSMCはIoT向けのULP(Ultra Low Power)プロセスについては、16nmの次は7nmとしている。
ここでは、10nmプロセスはスキップされている。
これは、EUV世代を見据えてのロードマップかも知れない。
